异构集成、CPO和硅光等热点汇聚 这场半导体论坛干货满满

　　近日，SEMICON China2026国际半导体展在上海召开。

　　作为该届展会的重要论坛之一，异构集成(先进封装)国际会议以“AI算力与CPO”为主题，汇聚全球产业领袖和行业专家，聚焦AI算力爆发与带宽升级核心需求，深度解析2.5D/3D异构集成、CPO硅光、HBM、Chiplet与UCIe等关键技术，深度解析从需求痛点到技术方案的必然路径。

　　SEMI中国总裁冯莉在致辞环节指出，当下AI算力每3.5个月翻倍、HPC数据中心带宽需求随之突破100Tbps，传统封装技术已难以承载下一代产业需求，这使得异构集成(HI)成为必然选择。2026年全球先进封装市场将超700亿美元，其增长本质是技术对需求的精准响应。

　　在异质异构集成赋能AI创新的主旨演讲环节，宏茂微电子首席技术专家郭一凡介绍了2.5D异构集成先进封装解决方案及发展趋势。他认为AI需求不是泡沫，投资规模持续增长，投资回报正在发生，但AI营收提升如今仍受限于互联带宽(BW)瓶颈，Chiplet+高密度互联异构集成已成为提升AI算力的最佳途径。

　　同时，他详解了2.5D封装中CoWoS-R、CoWoS-S、CoWoS-L片间互联技术的优劣势，相较FC封装可大幅提高带宽，但也大幅增加了封装成本。Chiplet先进封装技术中，随着Scale-up w/CPO超节点架构应用，系统集成度不断提升，中介层尺寸不断增大，晶圆(Wafer)中介层面积利用率急剧恶化，板级(Panel)制程势在必行，并强调高密度板级封装是未来高算力异构集成的有效解决方案。

　　在武汉新芯集成电路股份有限公司代工业务处市场总监郭晓超看来，先进封装市场特别是2.5D/3D领域正快速扩张，行业主流方案已从CoWoS-S向CoWoS-L、SoW及3.5D XDSiP演进，集成规模不断扩大，混合键合是实现高密度互连的关键。

　　随后她重点分享了晶圆级混合键合面临的工艺挑战包括散热路径复杂、散热通道微缩、复杂材料也带来了应力分析方面的挑战。三维集成技术的设计流程将从标准化向客制化转变，设计仿真需覆盖跨尺度、多物理场耦合。最后，她强调，异质集成混合键合是提升算力的核心技术，不仅需要晶圆厂的工艺突破，更是需要设计方法论、材料、设备共同合作的团体赛。

　　在CPO和硅光专题演讲环节。新加坡微电子研究院总监Dr.Patrick Poa在演讲主题中介绍，随着AI模型规模扩张，互连带宽已成为系统瓶颈——过去三十年间计算性能提升6万倍，而互连带宽仅增长30倍。共封装光学(CPO)通过将光引擎紧邻交换芯片放置，将电气传输距离缩短至10毫米以内，显著降低功耗。随后他介绍了CPO性能提升的四大支柱：数据速率向超过400G/lane演进；互连从微凸点向混合键合演进；光中介层向更高密度的TDV/TSV方案演进；光耦合方案在边缘耦合与垂直耦合间权衡。在材料与工艺层面，硅光子正逼近200G/lane极限，需引入InP、Ge、SiN、TFLN等异质材料。TFLN调制器与SiN波导的集成，将支持从1.6Tb/s到25.6Tb/s的CPO路线图演进。

　　IDTechEx首席研究顾问何晓溪阐述，在技术路径对比中，硅光相较于InP方案具备更高的制造规模与可靠性，通过异质键合将激光器与调制器分离，有效降低热串扰风险，薄膜铌酸锂(TFLN)调制器方案已实现110GHz带宽，打破了“硅光太慢”的传统认知。何晓溪认为，CPO是异构集成在光电领域的典型应用，2D与3D集成方案正逐步成熟，将成为下一代AI集群突破带宽瓶颈的核心技术。

　　在HBM与AI算力封装专题演讲环节，ERS electronic GmbH首席执行官Laurent Giai-Miniet介绍了ERS在晶圆针测与先进封装领域的技术布局。在先进封装领域，从晶圆级向面板级过渡已成为提升产能效率的重要方向，但面板尺寸放大带来的翘曲问题尤为突出，需通过精准的温控与机械校正手段加以解决。在晶圆针测环节，AI与HPC芯片的功耗持续攀升，单芯片测试功耗增加，对测试环节的温度均匀性、散热能力以及温区覆盖范围提出了更高要求，液冷等高效散热手段正成为行业标配。

　　Comet市场营销与产品战略副总裁Isabella Drolz以《重构HBM封装三维检测》为题，指出对先进封装而言，零缺陷已成为行业刚需，X射线检测与AI算法的深度融合，正推动半导体检测从离线故障分析向在线过程控制演进。以TSV为例，直径10微米、深宽比10:1的通孔中，2微米级空洞的识别已可自动完成。

　　他认为，在芯片级封装中，3D bump metrology可精确测量焊球偏移、桥接、枕头效应等缺陷，为工艺调整提供量化依据。X射线检测正从单一的失效分析工具，演变为贯穿工艺开发与量产监控的全流程赋能平台，这对于HBM等复杂多层堆叠封装尤为重要。